静电放电ESD保护器件和半导体装置的利记博彩app

本发明涉及半导体技术领域，尤其涉及一种静电放电(electro-staticdischarge，esd)保护器件和半导体装置。

背景技术：

静电放电现象对半导体器件来说是一个严重的问题。随着器件特征尺寸的不断降低，电源电压也不断降低。在电源电压较低(例如小于6v)时，可以采用浅沟槽隔离(shallowtrenchisolation，sti)二极管和栅控二极管作为esd保护器件；在电源电压较高(例如大于6v)时，可以采用栅极接地n型金属氧化物半导体(ggnmos)晶体管作为esd保护器件。

但是对于finfet器件来说，由于鳍片的尺寸更小，单位面积产生的载流子更少，ggnmos晶体管不容易被触发工作。

因此，有必要提出一种新的esd保护器件，能够适于finfet器件的制造工艺。

技术实现要素：

本公开的一个实施例的目的在于提出一种新颖的esd保护器件。

根据本公开的一个实施例，提供了一种静电放电esd保护器件，包括：衬底结构，所述衬底结构包括半导体衬底以及在所述半导体衬底上且与衬底邻接的至少两个半导体鳍片，所述至少两个半导体鳍片包括分离的第一鳍片和第二鳍片，其中所述衬底结构包括横向相邻的第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区具有不同的导电类型，所述第一掺杂区包括衬底的第一部分以及其上的第一鳍片的第一区域，所述第二掺杂区包括衬底的第二部分以及其上的第一鳍片的第二 区域和其上的第二鳍片，所述第二区域和所述第一区域邻接；第一栅极结构，在所述第一鳍片的第一区域的表面的一部分和所述第一鳍片的第二区域的表面的至少一部分上；第一高掺杂区，位于所述第一区域中，其导电类型与所述第一掺杂区的相同，掺杂浓度高于所述第一掺杂区；以及第二高掺杂区，位于所述第二鳍片中，其导电类型与所述第二掺杂区的相同，掺杂浓度高于所述第二掺杂区。

在一个实施方式中，所述第一高掺杂区电连接至所述第一栅极结构中的栅极，所述第二高掺杂区电连接至接收外部信号的信号输入端。

在一个实施方式中，所述第一掺杂区为n型，所述第二掺杂区为p型；所述第一高掺杂区和所述第一栅极结构中的栅极电连接至电源电压。

在一个实施方式中，所述第一掺杂区为p型，所述第二掺杂区为n型；所述第一高掺杂区和所述第一栅极结构中的栅极接地。

在一个实施方式中，所述第一栅极结构在所述第一鳍片的第一区域的表面的一部分和所述第一鳍片的第二区域的表面的一部分上。

在一个实施方式中，所述第一栅极结构在所述第一鳍片的第一区域的表面的一部分和所述第一鳍片的第二区域的表面上。

在一个实施方式中，所述esd保护器件还包括：浅沟槽隔离sti区，位于所述至少两个半导体鳍片中的各鳍片之间的第二掺杂区上。

在一个实施方式中，所述第一栅极结构在所述第一鳍片的第一区域的表面的一部分、所述第一鳍片的第二区域的表面和所述第二区域的侧面上。

在一个实施方式中，所述第一栅极结构包括：在所述第一鳍片的第一区域的表面的一部分和所述第一鳍片的第二区域的表面的至少一部分上的界面层；在所述第一鳍片上与所述界面层邻接的用于栅极的间隔物；在所述界面层上和间隔物的内侧壁上的高k电介质层；和在所述高k电介质层上的栅极。

在一个实施方式中，所述esd保护器件还包括：在所述第一鳍片未被所述第一栅极结构覆盖的第一区域的端部上的伪栅结构，用于限定用于形成所述第一高掺杂区的开口。

在一个实施方式中，所述伪栅结构包括：在所述第一鳍片未被所述第一栅极结构覆盖的第一区域的端部上的界面层；在所述第一鳍片上与所述界面层邻接的用于伪栅的间隔物；在所述界面层上和间隔物的内侧壁上的高k电介质层；和在所述高k电介质层上的伪栅。

在一个实施方式中，所述esd保护器件还包括：在所述第二鳍片的端部和所述sti区上的伪栅结构，用于限定用于形成所述第二高掺杂区的开口。

在一个实施方式中，所述伪栅结构包括：在所述第二鳍片的端部上的界面层；在所述sti区和所述第二鳍片的端部上用于伪栅的间隔物；在所述sti区、所述界面层和间隔物的内侧壁上的高k电介质层；和在所述高k电介质层上的伪栅。

在一个实施方式中，所述第一高掺杂区和第二高掺杂区的材料包括sige、sic或si。

在一个实施方式中，所述至少两个半导体鳍片还包括分离的第三鳍片，所述衬底结构还包括与所述第二掺杂区相邻的第三掺杂区，所述第三掺杂区和所述第二掺杂区具有不同的导电类型，其中所述第三掺杂区包括衬底的第三部分以及其上的第三鳍片的第一区域，所述第二掺杂区还包括在衬底的第二部分上的第三鳍片的第二区域，所述第三鳍片的第二区域与第一区域邻接；第二栅极结构，在所述第三鳍片的第一区域的表面的一部分和所述第三鳍片的第二区域的表面的至少一部分上；第三高掺杂区，位于所述第三鳍片的第一区域中，其导电类型与所述第三掺杂区的相同，掺杂浓度高于所述第三掺杂区。

在一个实施方式中，所述第一高掺杂区电连接至所述第一栅极结构中的栅极，所述第二高掺杂区电连接至接收外部信号的信号输入端，所述第三高掺杂区电连接至所述第二栅极结构中的栅极。

根据本公开的另一个实施例，提供了一种半导体装置，包括上述任意一个实施例所述的静电放电esd保护器件。

在一个实施方式中，所述静电放电esd保护器件包括第一静电放电esd保护器件和第二静电放电esd保护器件；在所述第一静电放电 esd保护器件中，第一掺杂区为n型，第二掺杂区为p型，第一高掺杂区和第一栅极结构中的栅极连接至电源电压；在所述第二静电放电esd保护器件中，第一掺杂区为p型，第二掺杂区为n型，第一高掺杂区和第一栅极结构中的栅极接地；所述第一静电放电esd保护器件的第二高掺杂区电连接至所述第二静电放电esd保护器件的第二高掺杂区，并且，所述第一静电放电esd保护器件的第二高掺杂区和所述第二静电放电esd保护器件的第二高掺杂区均电连接至接收外部信号的信号输入端。

在一个实施方式中，所述装置还包括：内部电路，外部信号经由信号输入端进入所述内部电路。

在一个实施方式中，所述内部电路包括金属氧化物半导体mos晶体管，所述信号输入端连接至mos晶体管的栅极。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：

图1是根据本公开一个实施例的esd保护器件的截面示意图；

图2是根据本公开另一个实施例的esd保护器件的截面示意图；

图3是根据本公开又一个实施例的esd保护器件的截面示意图；

图4是根据本公开再一个实施例的esd保护器件的截面示意图；

图5是根据本公开一个实施例的半导体装置的结构示意图。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。

此外，应当理解，为了便于描述，附图中所示出的各个部件的尺 寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。

以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。

应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。

图1是根据本公开一个实施例的esd保护器件的截面示意图。如图1所示，esd保护器件可以包括衬底结构101。

衬底结构101包括半导体衬底111(例如，硅衬底等)以及在半导体衬底111上且与衬底111邻接的至少两个半导体鳍片，所述至少两个半导体鳍片包括分离的第一鳍片121和第二鳍片131。需要指出的是，第一鳍片121和第二鳍片131的底面在截面图中实际上是不能显现的，但为了清楚起见，在附图中用虚线示出了第一鳍片121和第二鳍片131的底面。

衬底结构101包括横向相邻的第一掺杂区141和第二掺杂区151，第一掺杂区141和第二掺杂区151具有不同的导电类型。第一掺杂区141包括衬底111的第一部分1111以及其上的第一鳍片121的第一区域1211。第二掺杂区151包括衬底111的第二部分1112以及其上的第一鳍片121的第二区域1212和其上的第二鳍片131。这里，第一鳍片121的第二区域1212和第一区域1211邻接。

如图1所示，esd保护器件还可以包括第一栅极结构102，第一栅极结构102在第一鳍片121的第一区域1211的表面的一部分和第一鳍片121的第二区域1212的表面的至少一部分上。在一个实施例中，如图1所示，第一栅极结构102可以包括：在第一鳍片121的第一区域1211的表面的一部分和第一鳍片121的第二区域1212的表面的至少一 部分上的界面层112，例如硅氧化层；在第一鳍片121上与界面层112邻接的用于栅极的间隔物122，例如硅的氧化物层或氮化物层；在界面层112上和间隔物122的内侧壁上的高k电介质层132；以及在高k电介质层132上的栅极142，例如多晶硅栅极或金属栅极。应理解，第一栅极结构102并不限于上面给出的具体结构，例如，第一栅极结构102还可以包括其他层或者也可以省略上述结构中的某些层。

另外，esd保护器件还可以包括第一高掺杂区103和第二高掺杂区104。其中，第一高掺杂区103位于第一鳍片121的第一区域1211中，其导电类型与第一掺杂区141的相同，掺杂浓度高于第一掺杂区141；第二高掺杂区104位于第二鳍片131中，其导电类型与第二掺杂区151的相同，掺杂浓度高于第二掺杂区151。应理解，第一高掺杂区103位于第一鳍片121的第一区域1211中也包含如图1所示的第一高掺杂区103的一部分位于第一鳍片121的第一区域1211中的情况；类似地，第二高掺杂区104位于第二鳍片131中也包含第二高掺杂区104的一部分位于第二鳍片131中的情况。作为一个非限制性示例，第一高掺杂区和第二高掺杂区的材料可以包括sige、sic或si。例如，第一高掺杂区和第二高掺杂区的材料相同，可以均为sige、sic和si中的一种。

可选地，参见图1，esd保护器件还可以包括浅沟槽隔离(sti)区105，位于所述至少两个半导体鳍片中的各鳍片之间的第二掺杂区151上，更具体地，sti区105可以位于衬底111的第二部分1112上。此外，sti区105还可以位于所述至少两个半导体鳍片中的各鳍片之间的第一掺杂区141上，更具体地，sti区105可以位于衬底111的第一部分1111上。

本实施例中，esd保护器件的结构类似于横向扩散金属氧化物半导体(laterallydiffusedmetaloxidesemiconductor，ldmos)器件的结构，不同之处中的一点在于esd保护器件的第一高掺杂区和第二高掺杂区的导电类型不同。

在具体应用中，图1所示esd保护器件中的第一高掺杂区103可以电连接至第一栅极结构中的栅极142，第二高掺杂区104可以电连接 至接收外部信号的信号输入端。这里，外部信号可以经信号输入端进入要保护的内部电路。也即，esd保护器件可以设置在外部信号要进入的内部电路之前的位置处。

第一掺杂区141和第二掺杂区151的掺杂类型的变化可以使得esd保护器件起到不同的保护作用。下面结合不同的实施例分别做出说明。

在一个实施例中，第一掺杂区141可以为n型，第二掺杂区151可以为p型。此时，第一高掺杂区103例如可以为n⁺型，第二高掺杂区104例如可以为p⁺型。在这种情况下，第一高掺杂区103和第一栅极结构中的栅极142可以电连接至电源电压(vdd)，第二高掺杂区104可以电连接至接收外部信号的信号输入端。本实施例中的esd保护器件类似于ldpmos器件，当外部信号的负脉冲电压小于预设阈值时，也即，第二高掺杂区104有过多的负电荷堆积时，esd保护器件会开启，负电荷会通过第一掺杂区141和第二掺杂区151之间的pn结运动到第一高掺杂区103，从而电流从第一高掺杂区103流向第二高掺杂区104，使得小于预设阈值的负脉冲电压不会直接施加到要保护的内部电路中，从而起到保护内部电路的作用。

在另一个实施例中，第一掺杂区141可以为p型，第二掺杂区151可以为n型。此时，第一高掺杂区103例如可以为p⁺型，第二高掺杂区104例如可以为n⁺型。在这种情况下，第一高掺杂区103和第一栅极结构中的栅极142可以接地(vss)，第二高掺杂区104可以电连接至接收外部信号的信号输入端。本实施例中的esd保护器件类似于ldnmos器件，当外部信号的正脉冲电压大于预设阈值时，也即，第二高掺杂区104有过多的正电荷堆积时，esd保护器件会开启，正电荷会通过第一掺杂区141和第二掺杂区151之间的pn结运动到第一高掺杂区103，电流从第二高掺杂区104流向第一高掺杂区103，使得大于预设阈值的正脉冲电压不会直接施加到要保护的内部电路中，从而起到保护内部电路的作用。

图2是根据本公开另一个实施例的esd保护器件的截面示意图。如图2所示，该实施例中的esd保护器件中，所述至少两个半导体鳍 片还可以包括与第一鳍片121和第二鳍片131分离的第三鳍片161，衬底结构101还可以包括与第二掺杂区151相邻的第三掺杂区171，第三掺杂区171和第二掺杂区151具有不同的导电类型。该实施例中，第三掺杂区171包括衬底111的第三部分1113以及其上的第三鳍片161的第一区域1611。与图1所示实施例相比，第二掺杂区151还包括在衬底111的第二部分1112上的第三鳍片161的第二区域1612，其中，第三鳍片161的第二区域1612与第一区域1611邻接。

如图2所示，esd保护器件还可以包括第二栅极结构106，第二栅极结构106在第三鳍片161的第一区域1611的表面的一部分和第三鳍片161的第二区域1612的表面的至少一部分上。在一个实施例中，第二栅极结构106与第一栅极结构102类似，具体可以包括：在第三鳍片161的第一区域1611的表面的一部分和第三鳍片161的第二区域1612的表面的至少一部分上的界面层116，例如硅氧化层；在第三鳍片161上与界面层116邻接的用于栅极的间隔物126；在界面层116上和间隔物126的内侧壁上的高k电介质层136；以及在高k电介质层136上的栅极146。应理解，第二栅极结构106也并不限于上面给出的具体结构，例如，第二栅极结构106还可以包括其他层或者也可以省略上述结构中的某些层。

如图2所示，esd保护器件还可以包括第三高掺杂区107，位于第三鳍片161的第一区域1611中，其导电类型与第三掺杂区171的相同，掺杂浓度高于第三掺杂区171。

在一个具体实施例中，图2所示esd保护器件的第一高掺杂区103可以电连接至第一栅极结构中的栅极142，第二高掺杂区104可以电连接至接收外部信号的信号输入端，第三高掺杂区107可以电连接至第二栅极结构中的栅极146。

下面对图2所示esd保护器件的工作原理进行说明。

在第一掺杂区141为n型，第二掺杂区151为p型，第三掺杂区171为n型的情况下，第一高掺杂区103和第三高掺杂区107为n⁺型，第二高掺杂区104为p⁺型。第一高掺杂区103和第一栅极结构中的栅 极142可以电连接至电源电压(vdd)，第二高掺杂区104可以电连接至接收外部信号的信号输入端，第三高掺杂区107和第二栅极结构中的栅极146可以电连接至电源电压(vdd)。当外部信号的负脉冲电压小于预设阈值时，也即，第二高掺杂区104有过多的负电荷堆积时，esd保护器件会开启，负电荷会通过第二掺杂区151和第一掺杂区141之间的pn结、以及第二掺杂区151和第三掺杂区171之间的pn结运动到第一高掺杂区103和第三高掺杂区107，从而电流从第一高掺杂区103和第三高掺杂区107流向第二高掺杂区104，使得小于预设阈值的负脉冲电压不会直接施加到要保护的内部电路中，从而起到保护内部电路的作用。

在第一掺杂区141为p型，第二掺杂区151为n型，第三掺杂区171为p型的情况下，第一高掺杂区103和第三高掺杂区107为p⁺型，第二高掺杂区104为n⁺型。第一高掺杂区103和第一栅极结构中的栅极142可以接地(vss)，第二高掺杂区104可以电连接至接收外部信号的信号输入端，第三高掺杂区107和第二栅极结构中的栅极146可以接地(vss)。当外部信号的正脉冲电压大于预设阈值时，也即，第二高掺杂区104有过多的正电荷堆积时，esd保护器件会开启，正电荷会通过第一掺杂区141和第二掺杂区151之间的pn结、以及第三掺杂区171和第二掺杂区151之间的pn结运动到第一高掺杂区103和第三高掺杂区107，电流从第二高掺杂区104流向第一高掺杂区103和第三高掺杂区107，使得大于预设阈值的正脉冲电压不会直接施加到要保护的内部电路中，从而起到保护内部电路的作用。

与图1所示esd保护器件相比，图2所示esd保护器件在开启时可以通过两路路径泄放电流，从而可以更快地实现对静电电流的泄放，以更好地保护要保护的内部电路。

优选地，参见图2，esd保护器件还可以包括：在第一鳍片121未被第一栅极结构覆盖的第一区域1211的端部上的伪栅结构201，用于限定用于形成第一高掺杂区103的开口。在一个实施例中，该伪栅结构可以包括：在第一鳍片未被第一栅极结构覆盖的第一区域的端部上的界面 层，例如硅的氧化层；在第一鳍片上与界面层邻接的用于伪栅的间隔物，例如氧化物层或氮化物层；在界面层上和间隔物的内侧壁上的高k电介质层；和在高k电介质层上的伪栅，例如多晶硅等。

优选地，参见图2，esd保护器件还可以包括：在第二鳍片131的端部和sti区105上的伪栅结构202，用于限定用于形成第二高掺杂区104的开口。在一个实施例中，该伪栅结构可以包括：在第二鳍片的端部上的界面层；在sti区和第二鳍片的端部上用于伪栅的间隔物；在sti区、界面层和间隔物的内侧壁上的高k电介质层；和在高k电介质层上的伪栅。

在形成第一高掺杂区103和第二高掺杂区104时通常需要先刻蚀第一鳍片和第二鳍片，然后通过外延生长的方式形成第一高掺杂区103和第二高掺杂区104。通过形成上述伪栅结构201和202，可以降低外延的微负载效应。

应理解，在esd保护器件包括第三鳍片161和第二栅极结构106的情况下，也可以在第三鳍片161未被第二栅极结构覆盖的第一区域1611的端部上形成伪栅结构203(如图2所示)。伪栅结构203的具体结构可以参照伪栅结构201，在此不再赘述。

上述各实施例中，第一栅极结构覆盖第一鳍片的第二区域的至少一部分。图1示出了第一栅极结构覆盖第一鳍片的第二区域的一部分的情况，即，第一栅极结构在第一鳍片的第一区域的表面的一部分和第一鳍片的第二区域的表面的一部分上。下面结合图3和图4所示实施例对第一栅极结构的其他实现方式进行说明。

图3是根据本公开又一个实施例的esd保护器件的截面示意图。如图3所示，该实施例中的第一栅极结构102在第一鳍片121的第一区域1211的表面的一部分和第一鳍片121的第二区域1212的表面上，也即，第一鳍片121的第二区域1212的表面被第一栅极结构完全覆盖。此外，图3还示出了第二栅极结构106，其在第三鳍片161的第一区域1611的表面的一部分和第三鳍片161的第二区域1612的表面上。

图4是根据本公开再一个实施例的esd保护器件的截面示意图。 如图4所示，该实施例中的第一栅极结构102在第一鳍片121的第一区域1211的表面的一部分、第一鳍片121的第二区域1212的表面和第二区域1212的侧面上，也即，第一栅极结构102不仅覆盖了第二区域1212的表面，还覆盖了第二区域1212的侧面。此外，图4还示出了第二栅极结构106，其在第三鳍片161的第一区域1611的表面的一部分和第三鳍片161的第二区域1612的表面和第二区域1612的侧面上。

应理解，为了更完整地示出esd保护器件的结构，图3和图4中的esd保护器件示出了多个部件，但通过上面的描述可知，其中的某些部件是可选地，例如伪栅结构201、202、203等等。

本公开提供的esd保护器件可以用于各种半导体装置中，尤其是finfet器件中，其不仅适于finfet器件的制造工艺，还可作为高电压的esd保护器件的选择。根据本公开一个实施例的半导体装置，其可以包括至少一个上述任意一个实施例所述的esd保护器件。

图5是根据本公开一个实施例的半导体装置的结构示意图。如图5所示，该实施例的半导体装置中的esd保护器件可以包括第一esd保护器件501和第二esd保护器件502。第一esd保护器件501和第二esd保护器件502可以是图1-图4任意一个实施例所示的esd保护器件，其具体结构可以参照前面的描述，在此不再赘述。在第一esd保护器件501中，第一掺杂区为n型，第二掺杂区为p型，第一高掺杂区和第一栅极结构中的栅极连接至电源电压(vdd)；在第二esd保护器件502中，第一掺杂区为p型，第二掺杂区为n型，第一高掺杂区和第一栅极结构中的栅极接地(vss)。此外，第一esd保护器件501的第二高掺杂区电连接至第二esd保护器件502的第二高掺杂区，并且，第一esd保护器件501的第二高掺杂区和第二esd保护器件502的第二高掺杂区均电连接至接收外部信号的信号输入端503。

本实施例中，由于半导体装置具有第一esd保护器件501和第二esd保护器件502，从而在外部信号的电压超出预设阈值时可以通过第一esd保护器件501或第二esd保护器件502将esd电流泄放，以避免静电电流对半导体装置的性能造成影响。

在一个实施例中，参见图5，半导体装置还可以包括内部电路504，外部信号经由信号输入端503进入内部电路504。在一个具体实现方式中，内部电路504可以包括金属氧化物半导体(mos)晶体管514，信号输入端503连接至mos晶体管的栅极，也即，外部信号施加在mos晶体管514的栅极上。

应理解，在其他的实施例中，半导体装置也可以包括一个如图1-图4所示的esd保护器件和另一个esd保护器件，例如浅沟槽隔离区(sti)二极管或栅控二极管等。

至此，已经详细描述了根据本公开实施例的esd保护器件和半导体装置。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。